電子構裝與計算力學
江國寧
國科會國家高速電腦中心
一、前言
近年來半導體隨著電腦與通訊等產品功能的急速提昇及多元化、可攜性與輕巧化的需求，其晶片構裝製程業已脫離了傳統的技術而朝高功率、高密度、輕、薄與微小化等高精密度製程發展。除上述趨勢外，電子構裝（Electronic Packaging）尚需保有高可靠度、散熱性佳、低製造成本等必要特性，及面對產品上市時程（time-to-market）與生命週期短、跨研究領域與需專利保護等挑戰。面對此一製程技術的快速變遷，跨領域與高難度製程革命性時代的到來，電腦及相關電子產品之構裝技術研究發展面臨了極大的挑戰，其跨領域與系統整合性亦對相關的研究基礎架構（research infrastructure）產生了相當程度的衝擊。
就世界發展趨勢觀來，電子工業明顯的為下一代國家競爭力的重要指標，以美國而言，電子工業雇用人數佔全國就業人口百分之十一強，為美國所有工業之首，且預計於公元2000年前每年皆將以百分之四成長。而今半導體與電子構裝相關產品於國內已逐漸取代以勞力密集為主的傳統工業，成為國內生產毛額之主力工業，可以預期的電子構裝產能將隨八吋、十二吋晶圓廠的成長而快數擴充。從廣義的角度看來，電子構裝依其製造流程、分工與系統結構可區分為四個不同的層次（如圖一所示，文獻[1,2]）。第零階層（level 0）定義為在晶圓上的製程、如積體電路（IC）製造、翻轉式晶片（flip chip）的錫球長成（solder bump）等，這階層的國內廠家如以八吋晶圓製程為主體的台灣積體電路、聯華、世界先進半導體及專做錫球長成的頎邦科技及福葆科技等。第一階層（level 1）則為今日電子構裝研究領域之主體，本文亦將針對此一階層做一探討。這個階層著重於如何將積體電路封裝起來，其最常見到的電子構裝種類如圖二、三所示，國內這個階層的廠家有日月光半導體、矽品精密、華泰、南茂與立衛科技等。第二階層（level 2）則屬組裝廠與主機板廠之範疇，這個階層以需表面黏著技術（surface mount technology），及印刷電路版與基板製造技術為主體。除印刷電路版之製造外，如何將電子構裝組件與印刷電路版以回銲（solder reflow）方式黏著在一起是其重點，其相關產品如、主機板、PCMCIA卡、音效卡、網路卡與硬碟控制卡等，國內廠家有華碩、環隆、楠梓電、耀文與華通等。最後一個階層（level 3）則是將如音效卡、硬碟控制卡與I/O卡等插到主機板上，這個階層以連接器（connector）之製造為主，國內大廠如鴻海精密。
圖一、電子構裝各階層示意圖 （文獻[1]）
圖二、塑封球柵陣列（
PBGA - Plastic Ball Grid Array，資料來源文獻[2]）
圖三、
SOP、QFP與DIP
一般而言構裝之主要功用有、提供電子訊號與電力之傳輸（輸入與輸出積體電路）、散熱與保護構裝結構等項。以一個
PQFP（Plastic Quad Flat Pack，圖四）為例說明，其構裝本體結構組成為晶片（IC Chip，Die）、腳架（Lead Frame）、導線（Gold Wire）、晶片與腳架基座間之黏著劑（Die Attach）及塑封材料（Molding Compound）。電子訊號與電力由主機板線路經由腳架、導線而至晶片本體，輸入訊號經晶片處理後其結果訊號再由晶片本體經過導線、導線架傳回主機板。電子構裝元件之熱源主要來自晶片本體，其散熱途徑以熱傳導（conduction）與熱對流（convection）為主（詳圖五）。
圖五、
PQFP散熱途徑示意圖 圖四、PQFP截面圖除少數構裝元件如、控制引擎之電子機構與電子連結器等，其結構振動行為模式在構裝元件使用可靠度上扮演關鍵性之角色外，大部份的電子構裝結構破壞皆導源於低週波之熱應力與應變疲勞破壞（使用時溫度上昇，關機時溫度下降，週而復始）文獻
[4,9,12,13,14,15,18,20,21]。從圖四可以看出一個典型的電子構裝元件是由數種不同的材料組合而成，其機械特性如、降服應力強度、彈性係數、熱導係數與熱膨脹係數等具有很大的差異性（表一）。
表一：今日所使用的某些電子構裝材料特性範例
Material |
Young’s Modulus (GPa) |
Poisson’s Ratio |
CTE (ppm/oC) |
Thermal Conductivity (Watt/cm OC) |
Silicon Chip (Die) |
162.4 |
0.23 |
3.3 |
0.8 |
Epoxy, Molding Compound |
8.96 |
0.35 |
19 |
0.006 |
Die Attach Adhesive ( 黏著層) |
2.62 |
0.42 |
90 (< 0 0C) 160 (>0 0C) |
0.05 |
Copper |
121 |
0.35 |
17 |
4.0 |
FR-4, PWB |
17.2 |
0.28 |
16 (X,Y) 72 (Z) |
0.002 |
當不同機械特性的材料接合在一起，因其膨脹係數（
Coefficient of Thermal Expansion, CTE）不同，則當受到環境溫度變化時其膨脹或收縮量將有所差異，熱應力應變於是產生。其應力與應變之大小與各組成元件所處之溫度值、材料特性、相關幾何尺寸、結構排列等相依。以一個簡單的夾層結構為例來說明，圖六為一銅、黏著層與矽晶片相結合的物件示意圖，圖七則為一銅與矽晶片直接相結合的物件示意圖（未按比例）。
圖六、具緩衝層之夾層
圖七、不具緩衝層之夾層
首先假設這兩個結合物件在室溫攝氏
25度時處於無應力狀態，接著將環境溫度調升。在此昇溫效應下銅因膨脹量大於矽晶片，因此將對矽晶片產生一個向下的彎矩應力。當環境溫度調降低於室溫時，銅的收縮量亦將大於矽晶片而產生一個向上的彎矩應力。生活產品中如電腦、可攜性通訊與攝影器材及引擎控制盒等，皆經常處於昇溫與降溫的循環狀態，且在電子構裝主件中存在許多類似圖六與圖七的接合結構，這種因熱膨脹度不同而造成的熱應變與應力變化為今日電子構裝元件疲勞破壞主因之一。接著進一步以較淺顯的力學觀念並搭配有限單元分析範例來探討以上兩個接合方式力學行為的不同處。圖七顯示銅與矽晶片直接接合，中間沒有材質較軟的緩衝層，因此其接合處受到溫度效應所產生的熱應力（攝氏100度時最大應力為102.8 MPa，攝氏 -40度時為41.1 MPa，材料特性詳表一）大於具有黏著層的圖六（攝氏100度時的最大應力為87.7 MPa, 攝氏 -40度時為35 MPa）。圖八與圖九即為有限單元法所計算出來在環境溫度攝氏100度時兩個不同結合方式構件之應力分佈圖，圖十與圖十一為環境溫度攝氏 -40度時之應力分佈圖。 
由上可知黏著層具有降低熱應力的效用，較厚的黏著層可更有效的降低熱膨脹不匹配所產生的熱應力以保護晶片。然一般的黏著層其導熱性皆不佳，過厚則晶片所產生的熱不易傳到銅片上散熱，將導致構裝組件溫度過度上昇造成過度膨脹與材料抗力軟化（通常發生在溶點或玻璃轉換溫度較低的錫鉛合金與塑封材料）的另一種直接破壞模式。然黏著層若過薄則銅片的膨脹力將易傳導至晶片使晶片結構有破裂（
Max. Tensile Strength約185MPa）的可能，這種設計的取捨最常發生在需高散熱特性的Thermal Enhanced BGA (Ball Grid Array)上，如下圖。為縮短設計時程並減少實驗與試模次數，精細的力學計算配合破壞力學的考量扮演關鍵性的角色。
圖十二、
Thermal Enhanced BGA截面圖
電子構裝組件可靠度時程的長短要求因其應用領域而有著極大的差異，可由幾分鐘（如用於飛彈）至數年（一般商用電子產品）。其法規上所需之實驗種類亦有所不同，如軍事用途的電子構裝大都要求熱衝（
Thermal Shock，瞬間昇溫）實驗，商用產品則以規則性加速熱循環（Accelerated Thermal Cycling，ATC）為主。熱衝實驗可分氣體對氣體及液體對液體兩類，如將電子構裝組件置於攝氏 -40度的液體中一段時間後再瞬間將其移至另一溫度為120度的液體中，如此循環並觀測其是否可在法規次數中仍維持其結構可靠度。加速熱循環則是以漸進式的升降溫方式來達成測試結構可靠度之目的，其範例熱循環圖如下圖所示:
圖十三、
ATC升降溫曲線
加速熱循環之主要目的是將電子構裝試件置於比實際操作溫度（
PC約為25度 至60度）更嚴苛的環境中測試以加速其破壞，並由實驗中加速破壞的時間推算其在實際使用時之可用年限。一個最常被電子構裝領域所使用的加數因子（Acceleration Factor, AF）公式（文獻[1]）如下:AF = [�幅L/�幅F]n . [FF/ FL]m . EXP[1414(1/TF - 1/TL)] (1)
其中，下標
L代表實驗狀態、下標F代表實際使用狀態， �幅為最高、低溫差(0C)，F 為使用頻率，及T為最高使用溫度0K，n一般為1.9，m為0.3333。一個電子構裝物件其實驗室狀態與實際使用狀態如下表所示，則其加速因子值約為
10倍，也代表在實驗室狀態1個月才破壞的元件可在實際狀態下使用10個月。若元件設計使用年限為5年（1,825天），那麼在實驗室狀態必須維持13,140次熱循環(半年)而不破壞才符合設計，否則設計就必須修改。
表二、加速熱循環實驗之加速因子
實際使用狀態 |
實驗室測試狀態 |
加速因子質 |
|
�幅 |
260C |
1000C |
|
T |
510C |
1000C |
10 倍 |
F |
6 循環/天 |
72 循環/天 |
註
: 實驗室測試狀態0 - 1000C，實際使用狀態25 - 510C
若將實驗室的測試條件改為
-40至 1200C而其餘條件不變則AF = 24.5，約75天可完成一加速可靠度測試實驗。由以上數據可知實驗所需之時程相當耗時，若加上構裝元件開模、建模時間則新產品研發時程更是冗長。使用電腦模擬以減少試模與實驗次數並大幅縮短研發時程，在構裝型態變動劇烈與講究上市時程（Time-to-market）的今日就日益顯的其關鍵性了。除矽晶片、散熱片與加強金屬環結構外，一般塑封構裝常用的基板與接合材料（如錫球）其玻璃轉換溫度（
Tg）與熔點皆不高，如BT（Bismaleimide Triazene）的Tg約180 0C、FR-4 約 130 0C、共溶錫鉛合金（Eutectic solder, 63Sn/37Pb）之熔點約為 1830C。就黏彈力學的考量，若物件所處之操作溫度（0K）/ 熔點（0K）大於0.2則潛變（Creep）需列為力學行為之重要評估。以ATC實驗最低溫 -400C為例其值為0.511，也就意味著對目前被大量使用在如表面黏著技術（Surface Mounted Technology）、BGA型態構裝的錫球之共熔錫鉛合金而言，ATC必須全程將潛變影響列入非線性塑性力學計算中。傳統上之結構力學分析如汽車、飛行器、船舶、大樓與工具機等，由於結構材料之熔點高達攝氏一千度以上，因此甚少考慮溫度對材料機械特性的影響。目前商用電子構裝元件以價格與製造成本低廉的塑封材料為主，其接合點之金屬材料為配合表面黏著技術與塑封材料之低玻璃轉換溫度，亦以低熔點之共熔錫鉛合金（
Eutectic Solder）為主。其材料之機械特性如應力強度/應變、導熱性、Poisson’s ratio與CTE等與其所受到之溫度、應變率（strain rate）、潛變等相關。圖十四、十五為一典型的共熔錫鉛合金非線性應力/應變曲線圖。 
圖十四、
T1溫度下不同應變率 圖十五、固定應變率下不同溫度之應力
-應變曲線 之應力-應變曲線
以圖十三之
ATC升降溫曲線來說明電子構裝主件之基本力學行為。第一階段在 -40度時構裝組件收縮，需根據溫度為 -40度時之應力/應變非線性曲線計算其力學行為，同時在此溫度停留了15分鐘之潛變行為亦必須列入計算。第二階段之昇溫最為複雜，溫度與應變率都隨時間而變因此都需考慮，此階段物件由收縮而至膨脹（假設物件於室溫下為無應力狀態）。三階段為高溫膨脹，本階段需考慮物件於該溫度時之應力/應變非線性曲線，並考慮潛變效應。第四階段則與第二階段類同需考慮溫度與應變率都隨時間而變之影響。完成四階段後再回復到第一階段循環。經過一定熱循環次數後構裝元件之力學行為逐趨穩定，於是最高/低溫之等效穩定應變差即可求出，以此應變差可進一步推導出構裝組件之可靠度。然以上之力學計算皆屬非線性之暫態（transient）力學行為，相當消耗電腦計算時間。Coffin-Manson經驗式最常被用來預測電子構裝元件之可靠度，其公式（文獻[21]）如下：Nf
為number of cycles to failure，C與指數n為一常數，這組常數可搭配實驗（找Nf）與計算（找����p）求得。當這組常數為已知值時，新的電子構裝設計可根據計算求得����p即可推算出大約的Nf，再根據加速因子即可得其使用年限。精準與有效的電腦模擬可將ATC實驗的需求降至最低以節省冗長的研發時程，然電子構裝之材質特性極難掌握且有製程上之不確定因素如濕度效應、回銲溫度曲線等，分析者除需具備力學理論基礎外尚需對材料科學與電子構裝製程等有所認知，否則分析出來的資料將與實驗數據差之千里。一般最常被大廠如美國Motorola所採用的電子構裝設計流程如下：
過去電腦速度不足電子構裝之計算模擬大多以
2D為主，然其結果與實際力學行為有相當之差距，3D之計算模擬有其必要性。電子構裝模擬分析所需之計算量相當龐大，以一個翻轉式晶片（Flip Chip）的模型（圖十六）及汽車全車撞擊分析所用之有限單元（圖十七）為例說明其計算尺度。圖十六為一6mm x 6mm正方形之翻轉式晶片由晶片本體、錫球、Underfill與基版組成，這個1/8有限單元模型由26,262個Solid-3D元素組成，分析型態為暫態非線性隱性積分法（Implicit Method）。圖十七為一與國內汽車廠合作之全車撞擊模型，本有限元分析約含20,000個薄殼元素並使用顯性積分法（Explicit Method）。
圖十六、6mm x 6mm翻轉式晶片（Flip Chip）1/8對稱有限單元網格
由上述得知電子構裝元件尺寸雖小但其計算規模卻相當之大，簡化模型以縮短分析時程實有其迫切性。就球柵陣列（
BGA）型態之結構而言，其高密度之網格源自錫球，再由錫球逐漸擴散到其餘組件，因此若能改良錫球網格密度則對降低網格元素量大有助益。目前較有效且精準的方法為用等效樑取代3D錫球，其細節在參考文獻 [3,6] 中有詳細之討論。其餘簡化法亦可在文獻 [7]得以瞭解。
圖十七、全車撞擊有限元網格
國內電子構裝產品於近年來逐漸由結構體積較大且樣式變化不多的
DIP、QFP與SOP轉向較薄與微小的TQFP（Thin QFP）與TSOP（Thin SOP）及高I/O腳數的PBGA發展，近一年來更是積極的尋求下一代晶片尺寸(Chip Scale)構裝與翻轉式晶片構裝技術的支援。新一代構裝技術由於構裝尺寸較接近晶片本體尺寸且構裝方式屬多樣化，僅晶片尺寸構裝即有百餘種，其衍生出來的製程與可靠度問題遠較過去複雜。由於產品變化快速且需具專利保護才可量產，藉由分析模擬以大幅縮短研發時程的需求也就十分殷切了。國內學、研界對下一代電子構裝技術之研發正快步展開中，如清華大學工學院陳文華院長所帶領的塑封球柵陣列電子構裝之分析、量測與設計國科會整合型計畫（含六個子計畫），其所發展出來的基礎與應用理論涵蓋塑封球柵陣列錫球形變與疲勞破壞、結構配置分析、錫球形變與低週波疲勞破壞量測、爆裂（popcorn effect）分析與實驗、熱系統安排及非破壞偵測。該整合型研究除完整的探討了塑封球柵陣列的力學課題外，亦可直接推展到下一代晶片尺寸構裝與翻轉式晶片構裝技術之開發。國內電子構裝廠製程具國際水準，然對新產品之研發能力仍處孕育階段，若能結合學、研界之基礎整合研發能力，將可使台灣於下一代的構裝競爭位列領導之中。
本報告承蒙國科會計畫
NSC87-2212-E-321-001經費之補助。研究期間承蒙清華大學工學院陳文華院長諸多的建議與指導，及本中心計算固力研究室鄭仙志博士、張忠民博士與李銘孝先生充實的討論。
六、參考文獻